From 7cf090d1b00ae7159d355830fab3b493c80daff6 Mon Sep 17 00:00:00 2001
From: wangfq <wangfq@collectpublish.net>
Date: Fri, 11 Sep 2026 03:23:58 +0800
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 docs/pd136ha-to-dld154v4b-delivery-alignment.md | 2 +-
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index 6765b23..2e6985b 100644
--- a/docs/pd136ha-to-dld154v4b-delivery-alignment.md
+++ b/docs/pd136ha-to-dld154v4b-delivery-alignment.md
@@ -115,7 +115,7 @@ CAPVD     = LPCNT × Xn_分频后 = 32768        ← 与 N 无关
 | PD136HA | **1.5MHz** = XTH(12MHz)/8 | `enCntClkDiv = AdtClkPClk0Div8` + `CLK_INIT()` 切外部晶振（XTH 8–16MHz，代码注释自述 `12MHZ????`） | **21.85 ms** |
 
 > ⚠ **本轮勘误**：专项文档 `hardware-loop-frontend-pd132t-vs-v4b.md` 旧记 PD132T 捕获时钟 **0.75MHz / 测量窗 43.7ms ⇒ 修正为 3MHz / 10.92ms**。
-> 0.75MHz 系早期误按「T0 走 SYSCLK/12」推算；`AUXR=0xC0`（T0x12=1）+ 作者注释 `//溢出供PCA时钟，时钟/4` 表明 **PCA 时钟 = SYSCLK/4**，并被 T1 的 5ms 定时反证（60000 计数 ÷ 5ms = 12MHz = SYSCLK）。
+> 0.75MHz 系早期误按「T0 走 SYSCLK/4」（旧表写 `12M/4/4`）推算；实配 `AUXR=0xC0`（T0x12=1 → T0 走 SYSCLK/1）⇒ PCA 时钟 = SYSCLK/4 = 3MHz，作者注释 `//溢出供PCA时钟，时钟/4` 亦指此，并被 T1 的 5ms 定时反证（60000 计数 ÷ 5ms = 12MHz = SYSCLK）。
 > **该勘误不影响任何相对阈值结论**（§1/§3/§4 全部基于 `表值/65536`，与时钟无关）。
 
 **÷32 代入后，两族图纸读数完全自洽**：