docs(PD136HA): 外部晶振 12MHz 用户确认 ⇒ PCLK0/捕获时钟/测量窗落定，前端全链闭合

- 依据用户口径「PD136HA 用的外部晶振也是 12M」+ 源码核证：CLK_INIT() 中 XTH_CR|=0x07（注释「8-16MHZ」）
  → 直取 XTH、无 PLL、无 HCLK_PRS/PCLK_PRS 分频 ⇒ PCLK0 = XTH = 12MHz；AdtClkPClk0Div8 ⇒ 捕获时钟 1.5MHz
  → 测量窗 32768/1.5MHz = 21.85ms（原为「12MHz 假设/待实测」，现降级为已确认）；Delay_ms 1330 次/ms 亦印证
- PD136HA 前端全链闭合：线圈 → 9015×2 → CD4060 整形 ÷32(Q5) → LP → P23 → ADTIM4(1.5MHz)
- 新增陷阱提示：common/board_stkhc32f005.h 的 SYSTEM_XTH=32MHz 是 STK demo 板常量，本产品不用（易误导）
- 同步 4 份文档：对齐报告(§1.4/§2.3/§11⑨/§12)、前端专项 §8、models/PD136HA/analysis.md、cross-model-comparison 注
- 表格校验 0 异常（13 文件）

docs/pd136ha-to-dld154v4b-delivery-alignment.md

@@ -34,7 +34,7 @@
 | MCU | HC32F005（M0+） | AT32F421F8P7（M4，120MHz） | — |
 | 运行形态 | 裸机主循环 | FreeRTOS 多任务 | — |
 | **归一化基数 BASE** | **32768**（2^15） | **131072**（2^17） | **差 4 倍** |
-| 测量窗 | ≈21.8ms（12MHz 假设，⚠待实测） | **1.09ms**（131072 / 120MHz） | 快 ~20× |
+| 测量窗 | **21.85ms**（12MHz 晶振**已确认**，2026-09-11） | **1.09ms**（131072 / 120MHz） | 快 ~20× |
 | CAPVD 消费节拍 | 21.8ms | **10ms** | 快 2.2× |
 | 阈值公式 | `dlt = Origin × SensTable[SensLevel] >> 16` | `dlt = Origin × SensTable[SENS] >> 16` | **逐字同构** |
 | **前端信号链** | 线圈 → 9015×2 振荡 → **CD4060 整形+分频** → P23 | 线圈 → 9015×2 振荡 → **直连** → PA7 | ⚠ 口径不变、抖动特性不同 → **§2** |
@@ -112,11 +112,15 @@ CAPVD     = LPCNT × Xn_分频后 = 32768        ← 与 N 无关
 |---|---|---|---|
 | PD132T | **3MHz** = 12MHz/4 | `TH0=TL0=252`（4 分频溢出）+ `AUXR=0xC0`（T0x12=1 → T0 走 SYSCLK/1）+ `CMOD=0x04`；T1 `TH1/TL1=0x15A0`→60000 计数 = **5ms**（ISR 注释「定时5ms」「5*10=50ms」）⇒ SYSCLK = **12MHz** ✓ | **10.92 ms** |
 | PD132L | **1.2MHz** = 12MHz/10 | `TIM1_PSCRL=0x09`（10 分频）+ 外部 12MHz 晶振（`CLK_ECKR`/`CLK_SWR=0xB4`，`CLK_CKDIVR&=0xF8` 无分频） | 27.3 ms |
-| PD136HA | **1.5MHz** = XTH(12MHz)/8 | `enCntClkDiv = AdtClkPClk0Div8` + `CLK_INIT()` 切外部晶振（XTH 8–16MHz，代码注释自述 `12MHZ????`） | **21.85 ms** |
+| PD136HA | **1.5MHz** = XTH(12MHz)/8 ✅**已确认** | `enCntClkDiv = AdtClkPClk0Div8`（PCLK0/8）+ `CLK_INIT()`：`XTH_CR \|= 0x07`（作者注释「**8-16MHZ**，最强驱动」）→ 直取 XTH、**无 PLL / 无 HCLK_PRS·PCLK_PRS 分频** ⇒ PCLK0 = XTH = **12MHz**（**用户确认 2026-09-11：外部晶振也是 12M**）；`Delay_ms` 1330 次/ms 亦印证 ~12MHz | **21.85 ms** |
 
 > ⚠ **本轮勘误**：专项文档 `hardware-loop-frontend-pd132t-vs-v4b.md` 旧记 PD132T 捕获时钟 **0.75MHz / 测量窗 43.7ms ⇒ 修正为 3MHz / 10.92ms**。
 > 0.75MHz 系早期误按「T0 走 SYSCLK/4」（旧表写 `12M/4/4`）推算；实配 `AUXR=0xC0`（T0x12=1 → T0 走 SYSCLK/1）⇒ PCA 时钟 = SYSCLK/4 = 3MHz，作者注释 `//溢出供PCA时钟，时钟/4` 亦指此，并被 T1 的 5ms 定时反证（60000 计数 ÷ 5ms = 12MHz = SYSCLK）。
 > **该勘误不影响任何相对阈值结论**（§1/§3/§4 全部基于 `表值/65536`，与时钟无关）。
+>
+> ✅ **PD136HA 前端全链闭合（2026-09-11）**：线圈 → 9015×2 振荡 → CD4060 整形 + **÷32（Q5）** → `LP` → P23 → ADTIM4（`AdtClkPClk0Div8` = **1.5MHz**）。三块拼图分别来自：用户口径（CD4060 同 PD132 / 晶振 12M）、PD132T 图纸像素取证（÷32）、PD136HA 源码（`CLK_INIT` 无 PLL、`AdtClkPClk0Div8`）。
+>
+> ⚠ **别被 demo 板常量误导**：`common/board_stkhc32f005.h:64` 写着 `#define SYSTEM_XTH (32*1000*1000u) ///< 32MHz` —— 那是 **STK 官方 demo 板**的晶振值，本产品**不用**（`CLK_INIT()` 自配 XTH，注释档位 8–16MHz）。作者在 `Delay_ms` 旁自注的 `//12MHZ????` 那个问号，现已由硬件口径消除。
 
 **÷32 代入后，两族图纸读数完全自洽**：
 
@@ -361,7 +365,7 @@ PD136HA **没有**线圈电感质量判定；DLD154V4B 有**四级电感监视**
 - [ ] **⑥ 上电就绪时间**：现场是否有"上电即可用"要求？低Q 线圈需 10s 巩固期（§7）
 - [ ] **⑦ 输出模式**：确认 DIP7 / SW_3 位置与道闸期望（存在 vs 脉冲），并按 §8.4 极性核对
 - [ ] **⑧ 相邻车道串扰**：若现场线距偏小，档1/档2 差值（−12% / −30%）会导致误触发倾向变化
-- [ ] **⑨ 前端电路复核**：分频比**已定案 ÷32（CD4060 Q5）**，依据 = PD132T 图纸（`models/PD132T/PD132T.A_Ver2.01-20210609_Logic.pdf`）+ 固件捕获脚三重互证（§2.3）。现场**可用示波器 5 分钟复核**：量 PD136HA 的 **P23** 方波频率应 = 线圈频率 ÷ 32（低频档线圈约 1.5~3.5kHz）。仍缺的是 **PD136HA 本体原理图**（影响谐振电容档位与"高频/低频"档位布线，**不影响分频比**）。另注意 CD4060 施密特整形的抗幅值漂移优势在 V4B 上消失（§2.5）
+- [ ] **⑨ 前端电路复核**：分频比**已定案 ÷32（CD4060 Q5）**，依据 = PD132T 图纸（`models/PD132T/PD132T.A_Ver2.01-20210609_Logic.pdf`）+ 固件捕获脚三重互证（§2.3）。现场**可用示波器 5 分钟复核**：量 PD136HA 的 **P23** 方波频率应 = 线圈频率 ÷ 32（低频档线圈约 1.5~3.5kHz）。**晶振 12MHz 已确认**（用户 2026-09-11）⇒ PCLK0 = 12MHz、捕获时钟 1.5MHz、测量窗 21.85ms 全部落定，此项仅剩"物理量一遍"的确认价值。仍缺的是 **PD136HA 本体原理图**（影响谐振电容档位与"高频/低频"档位布线，**不影响分频比**）。另注意 CD4060 施密特整形的抗幅值漂移优势在 V4B 上消失（§2.5）
 
 ---
 
@@ -373,5 +377,5 @@ PD136HA **没有**线圈电感质量判定；DLD154V4B 有**四级电感监视**
 - [ ] 现场实测后回填 §11 结论，并补一份 `docs/pd136ha-to-dld154v4b-field-checklist.md`（可打印版）
 - [ ] 将"线圈质量门（电感四级）作为替换前置门槛"写入交付流程
 - [ ] **补 `models/PD136HA/` 原理图 PDF**（当前**缺失**；PD132T / V4B / DLD154Pro 均有）。分频比已由 PD132T 图纸定案（÷32），此图纸仅剩**谐振电容档位 / 高频-低频档布线 / PA7 前的振荡级元件**待补证
-- [ ] **同步修正 `docs/hardware-loop-frontend-pd132t-vs-v4b.md`**：① PD132T 捕获时钟 `0.75MHz → 3MHz`、测量窗 `43.7ms → 10.92ms`（§2.3 勘误）；② 分频输出脚 `Q7 或 Q8 → ÷32（Q5，图纸实测）`；③ §3/§4/§8 表格中受此影响的"平均层级"行
+- [x] ~~**同步修正 `docs/hardware-loop-frontend-pd132t-vs-v4b.md`**~~ ✅ **已完成**（`55a39f7`）：① PD132T 捕获时钟 `0.75MHz → 3MHz`、测量窗 `43.7ms → 10.92ms`；② 分频输出脚 `Q7 或 Q8 → ÷32（Q5，图纸实测）`；③ §3/§4/§8 受影响的"平均层级/Xn 单位/等效平均"行；连带 5 份文档（含 `filter-coefficient-79-vs-64.md` 的调参依据勘误）
 - [ ] 在 `docs/cross-model-comparison.md` 总表中补入 **PD136HA 前端口径**一列（CD4060 ÷32 分频 vs 直连），使"前端电路"成为跨型号可比维度